[청년 Hy-Po 서포터즈 2기] - MISSION 05. 강의노트 작성하기 3 (반도체 물성 및 소자 4편)

[서포터즈 MISSION 05. 강의노트 작성하기 3] - 반도체 물성 및 소자 4편

 

안녕하세요!

SK 하이닉스 청년 Hy-Po 4기 교육생이자 서포터즈 2기로 활동중인 교육생 김세영입니다!!

 

저번 글에 이어 5번째 미션 2번째 편인 반도체 물성 및 소자 4편입니다!

이번에는 소자편이니 수식은 거의 없고 개념만 담아 정리할 예정입니다.

 

바로 시작할까요??

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[1️⃣ MOSFET 기본 동작]

📝 MOSFET 구조 및 공정

• 트랜지스터의 발명
  • John Bardeen, William Shockley and Walter Brattain @ Bell Labs, 1948
  • 고체 형태의 진공관을 대체하는 트랜지스터를 만들려고 함
  • trans + resistor → 우리가 원하는 값으로 저항을 변화한다
  • 진공관에 비해 크기가 작음
• 일상에서의 MOSFET?
  • 스마트폰 → 집적회로 → 단일소자 MOSFET
• MOSFET 구조
  • n-type MOSFET
    
  • Gate : 전하의 흐름 유무를 조절 (전류를 흐르게, 안흐르게 할 수 있음)
  • Source : 전하의 공급원
  • Drain : 전하가 빠져나가는 곳
• MOSFET  제조 공정
  • n 채널 MOSFET의 간략한 공정 과정 (대략적)
    1. p형 기판 위 초박막 SiO2 생장 후, high-k 절연막 적층
    2. 금속 게이트 전극 (이방성 RIE 에칭)
    3. n+ implant for S/D (self-aligned process)
    4. 어닐링
    5. 금속 배선 공정을 이용한 MOSFET 연결

 

📝 에너지 밴드 다이어그램

• 전자와 정공
  
  
  
  • Ec : conduction band (최솟값)
  • Ev : valance band (최대값)
  • Eg : 밴드 갭
• 전자 에너지 밴드 다이어그램
  
  • 포텐셜을 electron을 기준으로 그리면 (뒤집어서 그리면) 전자 에너지밴드 다이어그램을 그릴 수 있다.
  • E-field의 방향은 (+) → (-)
• n-channel MOSFET에서의 에너지밴드 다이어그램
  • 평형상태
    • Drain에서 source로의 전류 흐름 없음
    • 전자가 source에서 drain으로 이동하는데 있어 포텐셜 장벽이 존재
  • Gate에 (+) 전압이 가해질 때
    • gate 아래쪽 Si에 depletion 영역과 전자로 구성된 얇은 표면 영역이 형성됨으로써 (=) 전하들이 유도됨
    • 유도된 전자들이 FET의 채널을 형성하여 drain에서 source로 전류가 흐를 수 있게 함
    • gate를 통한 포텐셜 장벽 조절
    • p-type silicon의 에너지밴드에 영향을 가해 아래쪽으로 내려감

 

📝 Linear 영역과 Saturation 영역

• MOSFET 은 전압을 이용해 전류를 조절하는 소자!

• Id - Vd 특성에서의 MOSFET 동작 영역
  • 문턱전압 Vt (Threshold voltage)
    : 채널을 유도하는 데에 필요한 최소한의 gate 전압 (gate전압이 Vt에 도달하지 않으면 channel이 켜지지 않음)
  • Linear 영역 (Vd < (Vg - Vt))
    : Vd가 증가할수록 Id가 대략적으로 선형적 증가
  • Saturation 영역 (Vd >= (Vg - Vt))
    : Vd와 무관하게 일정한 전류가 흐름
• 채널 pinch-off
  • Vg가 증가할수록 채널에 더 많은 전하가 유도되어 채널은 더 큰 전도도를 가지게 됨
  • 작은 크기의 Vd가 가해질 때, source쪽과 drain 쪽의 채널에 비슷한 양의 전하가 채널을 형성 (linear 영역)
  • Vd가 더 증가하여 (Vg - Vd) = Vt가 되면, drain쪽에서는 Vt가 겨우 유지되게 되어 채널 pinch-off가 발생 (saturation 영역)
  • pinch-off가 발생하고도 Vd가 더 증가하게 되면 pinch-off 지점은 source 쪽으로 더 이동하게 됨 (strong saturation)

 

📝 채널에 따른 MOSFET의 종류

• Type of MOSFET

출처 :&nbsp;https://electronics-bani.tistory.com/12

• n - channel MOSFET
  • electron이 channel에서 움직임
• p - channel MOSFET
  • hole이 channel에서 움직임
• 종류별 MOSFET 기호

n channel MOSFET&nbsp; (왼) Enhancement mode (오) Depletion mode

p channel MOSFET (왼) Enhancement mode (오) Depletion mode

• Depletion mode는 이미 channel이 생성되어 있다. (symbol이 표시해주고 있음)

 

[2️⃣ 이상적인 MOS cap]

📝 Capacitor

• Capacitor : 전기장 내에서 전기 에너지를 저장하는 소자
• Q = CV

• 직렬 연결
  • 저항의 병렬 연결과 표현이 동일
  • dielectric 두께거 더 두꺼워진 것처럼 생각
• 병렬 연결
  • 저항의 직렬 연결과 표현이 동일
  • Area가 늘어난 것처럼 생각

 

📝 전압에 따른 MOS cap 동작

• Work function
  • 고체의 표면에서 한개의 전자를 고체 바깥으로 떼어내는 데 필요한 최소한의 에너지
  • 물질에 따라 work function이 다름
• Fermi-Dirac 분포 함수
  • 절대온도 T에서 E값을 가지는 에너지에서의 available한 에너지 상태가 전자 하나에 의해 채워져 있을 확률
  • T가 특정 온도값을 가지면 step function이던게 눕게 됨
  • T가 커질수록 기울기가 작아짐 (그래프가 더 누움)

• Fermi level (페르미 레벨)
  • 전자에 의해 채워져 있을 확률이 1/2인 에너지 상태

 

Flat Band (왼) p-type Si (오) n-type Si

 

Accumulation (왼) n-type Si (오) p-type Si

• V < 0일 때의 전하 분포
  • 금속 쪽에 음전하가 모임 → 같은 양의 양전하가 반도체의 표면에 축적됨 (정공 accumulation)
  • 평형 상태에서의 위치보다 qV만큼 높게 Efm이 위치함
  • 반도체의 표면에서 원래 p-type 반도체의 도핑에 의한 정공 농도보다 더 큰 정공 농도를 가짐

Depletion&nbsp; (왼) n-type Si (오) p-type Si

• V > 0일 때의 전하 분포
  • 금속 쪽에 양전하가 모임 → 반도체의 표면에 같은 양의 음전하가 모임
    (반도체 표면 근처에 정공이 deplete됨 : 이온화된 acceptor들이 드러나게 됨)
  • 평형 상태에서의 위치보다 qV만큼 낮게 Efm이 위치함
  • 반도체의 표면에서 원래 p-type 반도체의 도핑에 의한 정공 농도보다 더 작은 정공 농드를 가짐

Inversion&nbsp; (왼) n-type Si (오) p-type Si

• V >> 0일 때의 전하 분포
  • 금속 쪽에 가해지는 전압의 크기가 더욱 증가하면 반도체 표면의 에너지 밴드가 더 강하게 아래로 휘어짐
  • 충분히 큰 전압은 반도체 표면의 Ei를 Ef보다 아래로 휘게 함 → conduction 밴드에서 큰 전자 농도를 가지게 됨
  • 이 n-type 표면층은 도핑에 의해 형성된 것이 아니라, 금속에 가해진 전압에 의해 원래의 p-type 반도체가 inversion 되면서 형성됨

 

• 반도체 에너지 밴드의 휘어짐
  • 반도체 내부 임의의 위치 x에서의 포텐셜 정의 - 평형 상태의 Ei에 대한 상대적인 위치로 정해짐
  • qΦ - 위치 x에서의 밴드 휘어짐 정도를 나타냄
  • qΦs - 반도체 표면에서의 밴드 휘어짐 정도를 나타냄
• Strong inversion
  • 반도체 기판에서 p-type인 것만큼 표면이 n-type으로 된 상태
    (표면에서 먼 곳에서의 Ei가 Ef보다 위에 있는 것 만큼 표면에서의 Ei가 Ef보다 아래에 위치

 

[3️⃣ MOS cap C-V 특성]

📝 C - V 특성

• MOS cap의 C-V 특성은 반도체의 표면이 어떤 영역 (accumulation, depletion, inversion) 인지에 따라 달라짐

• C-V 특성곡선

 

📝 실제 표면의 영향

• Φs는 반도체의 도핑 정도에 따라 다름
• Φms < 0인 경우,
  Ef를 정렬시키기 위해서는 절연층의 Ec가 기울어져야만 함
  → 평형 상태에서 금속이 양, 반도체 표면이 음의 전하를 띔
• Flat band 조건이 되기 위해서는 금속에 음의 전압을 인가해야함
• Interface 전하
  • Qm : mobile ionic charge
    • 양전하
    • 알칼리 금속 이온이 산화 등의 공정 과정 중 불가피하게 포함됨
  • Qot : oxide trapped charge
    • 양전하 또는 음전하
    • SiO2의 불완전함으로 인함
  • Qf : oxide fixed charge
    • 양전하
    • Interface 근처는 fixed charge를 가진 transition 층
  • Qit : interface trap charge
    • 양전하 또는 음전하
    • 반도체 결정의 격자가 Si-SiO2 interface에서 갑자기 끊어짐으로 인함
  • 양의 effective interface 전하, Qi
    • 다양한 oxide 전하를 Qi에 포함
    • 이에 상응하는 음전하가 반도체에 유도되어야 함.

 

📝 MOS C-V 분석

• @HF
  • (-) Vg에서 C 값이 크고 (+) Vg에서 C값이 작다면 → p-type 기판
  • (+) Vg에서 C 값이 크고 (-) Vg에서 C값이 작다면 → n-type 기판
• @LF
  • Vg가 더 (+)가 되면서 C값이 depletion에서 천천히 감소하다 inversion에서 빠르게 증가한다면 → p-type 기판
  • Vg가 더 (-)가 되면서 C값이 depletion에서 천천히 감소하다 inversion에서 빠르게 증가한다면 →  n-type 기판
• 절연층 두께
  • Accumultaion 또는 저주파 strong inversion에서의 Ci를 통해 절연층 두께 d를 알 수 있음

 

📝 MOS 절연막의 전류-전압 특성

• 양자역학적 터널링
  
  • 전자의 에너지 E < V지만 장벽 너머에서 전자가 존재할 확률은 0이 아님
  • 확률은 장벽의 높이가 낮을수록, 장벽의 너비가 얇을수록 커짐
• 터널링
  • 이상적인 게이트 절연막은 전류를 도통시키지 않으나, 실제의 절연막에는 어느 정도의 누설 전류가 존재
  • FN 터널링 (Fowler-Nordheim)
    • gate쪽에 전압이 많이 가해져 tunneling할 barrier의 폭이 좁아져 터널링 발생
    • oxide의 일부 두께를 터널링
    • oxide의 두께가 두껍더라도 가해주는 voltage에 따라 발생할 수 있음
  • Direct 터널링
    • oxide 두께 자체가 얇아지면서 터널링 barrier의 폭이 좁아짐
    • oxide 전체 두께를 터널링
  • 소자의 입장에서 바라는 전류는 안좋음 → 누설전류

 

[4️⃣ MOSFET ID-VD 특성]

📝 Id 수식

• Linear 영역에서의 Id 수식
  • Drain에 Vd를 가하면 source (V=0)에서부터 채널의 x 지점까지 Vx로 전압 증가

• Saturation 영역에서의 Id 수식
  • Vd가 증가할수록 drain 근처에서 절연층에 걸리는 전압은 감소 → Qn 감소
  • drain 끝부분에서 채널이 pinch off 되면서 전류 saturation

• Id가 커야 고성능 Tr임
• Linear 영역에서의 채널 conductance (Vd << (Vg - Vt))

• Linear 영역에서의 transconductance (Vd << (Vg - Vt))

• Saturation 영역에서의 transconductance (Vd > (Vg - Vt))

 

📝 Output 특성 (Id - Vd)

• n - FET 특성

• p - FET 특성
  • n - FET과 전류의 방향이 반대

 

 

[5️⃣  MOSFET ID - VG 특성]

📝 Transfer 특성 (ID - VG)

• n - FET

• p - FET

 

📝 Subthreshold 특성

• 실제로 문턱전압 아래에서 전류가 0이 아님
  → weak inversion으로 인한 diffusion 전류가 존재
• gate 전압이 달라질  때 Drain current의 값은 exponential하게 달라진다.
• Subthreshold slope (S)
  : subthreshold 영역에서 전류를 10배 증가시키는데 필요한 △V [V/dec]
  • 가능한 작은 값이 좋다.
  • 민감하게 확 바뀌는 것이 좋은 소자임
  • 최소값은 약 60mV/dec
  • Ci가 커야한다
    : 게이트 절연층의 두께를 얇게 하는 것이 좋다. high-k 물질을 사용해 유전율을 높이는 방법으로 개선 가능
  • Cd가 작아야 한다
    : 채널 도핑을 줄이면 좋다.
  • Cit를 줄여야 한다
    : 표면 포텐셜이 달라질 때, 전압에 따라 밴드갭 내의 fast interface 상태가 Ef 위아래로 움질일 수 있다. 이때, 전하의 저장이 capacitance이므로 Cit 역할을 함. 즉, Cit를 줄이기 위해서는 Fast interface 상태밀도 Dit를 줄여야 한다.

 

[6️⃣ 문턱 전압 조절]

 

📝 게이트 전극 선정

• Aluminum 게이트
  • 1960년대 초창기 MOSFET에서 사용
  • 낮은 녹는 점 (~660˚C) ← self-aligned source/drain 형성에 적합하지 않음

• Self-alignment
  : ideal하게는 S끝과 D 끝에 맞추는 게 맞음
  • 정확하게 위치가 맞아야 함 → alignment
  • 겹쳐지는 부분이 크면 클수록 cap이 커지는데 이걸 줄여야 함.
  • gate를 먼저 만들고 그 후에 implant 진행

self-alignment 적용의 예

• Refractory 게이트
  • n+ ploy-Si 게이트
    • n채널 MOSFET에 적합
    • p채널 MOSFET에서는 문제점을 야기
      → p 채널 MOSFET에서는 p+ poly Si 게이트를 사용
  • 도핑된 poly-Si을 대체
  • 예 : 텅스텐 (W)

 

📝 게이트 capacitance

• 낮은 Vt
  • 낮은 Vt와 높은 드라이브 전류 (게이트 영역)
  • d가 낮아지면서 문제 발생 → 결국 유전율을 높이는 방법 선택
• 높은 Vt
  • 칩 내에서 수많은 FET들을 연결할 때, 소자 사이의 영역에서 불가피하게 inversion 층이 형성되어서는 안됨
  • 이러한 기생 채널 형성을 막기 위해 필트 영역에서 굉장히 두꺼운 절연층을 이용 (LOCOS)

 

📝 게이트 capacitance

• 굉장히 정밀하게 불순물을 주입할 수 있어 문턱전압 조절에 가장 유용
• Boron 도핑 - p 채널 : Vt 크기 감소, n 채널 : Vt 크기 증가
• 높은 dose로 implantation 시, depletion mode FET으로 만들수도 있음
• 필드 영역에서도 문턱 전압 조절이 필요
  • 채널 stop implant : n 채널 소자에서 Boron 이용
  • 채널 생기지 않게 만들기 위해 중간에 만들어주는게 채널 stop implant

 

📝 기판 바이어스 효과

• 바디 효과
  • 기판과 source 사이에 역방향 전압이 가히재면 source 채널 접합의 포텐셜 장벽이 높아지게 됨
  • inversion 층을 형성하기 위해서는 더 큰 양의 전압이 게이트에 인가되어야 함
  • 문턱전압 ↑

 

[7️⃣ Short Channel effect]

📝 MOSFET scaling

• Moore's law
  : 매 2년마다 집적회로의 집적도가 2배씩 증가
• 집적도, 속도, 전력소모 등의 향상
• 소자의 크기가 작아지면서 기존에는 무시할 수 있던 문제점들이 무시할 수 없게 영향이 커지게 됨.

 

📝 Hot electron effect

• Hot electron effect의 발생 원인
  • Hot electron?
    : energetic 한 electron
  • 전원 공급 전압은 소자 크기와 같이 scale 되기 어려움
  • pinch-off 영역에서의 longitudinal 전기장과 절연층을 가로지르는 transverse 전기장은 MOSFET scaling과 함께 증가
  • 전자가 채널을 따라 sourc에서 drain으로 이동할 때, pinch-off 영역에서 포텐셜 강하가 일어나면서 운동 에너지를 얻고 hot electron이 됨
• Hot electron effect의 영향
  • 일부 hot electron은 Si-SiO2 간의 포텐셜 장벽을 뛰어 넘어 게이트 절연층으로 이동하여 게이트 전류 성분이 될 수 있음
  • 일부 전자들은 게이트 절연층에 trap 되어 fixed oxide 전가하 될 수 있음 → Vt ↑
  • 큰 에너지를 가진 hot carrier들이 Si-SiO2 경계에서의 Si-H 결합을 깨뜨려 fast interface 상태를 만들 수 있음
    → gm과 subthreshold swing 과 같은 FET 특성을 저하시킴
• Lightle doped drain (LDD)
  • source / drain의 도핑 농도 ↓
  • 역방향 전압이 걸린 drain 채널 접합의 depletion 폭 ↑
  • 전기장 ↓

 

📝 Drain-induced barrier lowering (DIBL)

• DIBL
  • source와 drain 사이의 punch-through 또는 breakdown으로 인한 게이트의 조절 능력 상실
  • Long channel의 경우, Vd가 source에서 채널로의 포텐셜 장벽에 영향이 없음
  • Short channel의 경우, Vd가 증가하면서 drain 쪽의 Ec를 끌어당겨 source에서 채널로의 포텐셜 장벽을 낮아지게 함
• DIBL 해결 방안
  • 채널 길이가 줄어들수록 source / drain 접합을 충분히 얕게 생성
  • punch through가 발생하지 않게 채널 도핑을 충분히 높게 함
    채널에 anti-punch through implan
    halo or pocket implants

 

📝 Channel length modulation, Vt roll-off

• Pinch-off 영역의 길이 △L을 고려하면 유효 채널 길이는 L - △L

•  Vt roll-off
  • 채널길이가 감소함게 따라 Vt가 감소
• Charge sharing
  • source와 drain 영역 주변에서 depletion 전하들이 source와 drain 영역과 같이 공유됨

 

[8️⃣ Advanced MOSFET structure]

📝 금속 게이트 - high-k

• High-k 절연층
  • 게이트 capacitance는 증가시키면서 게이트 터널링 누설 전류를 억제하기 위해 SiO2보다 높은 유전 상수와 더 큰 두께를 가지는 절연 물질을 사용
• 게이트 capacitance
  • 게이트 전압이 얼마나 채널에 전자를 유도할 수 있는지를 나타냄
  • 하지만, 게이트 터널링 누설 전류 또한 증가
    (터널링 확률은 장벽의 높이가 낮을수록, 장벽의 너비가 얇을수록 커짐) → d를 줄이는 것이 한계가 있음
  • d를 감소시키는 대신 유전율을 증가
• High-k 절연층 단점
  • 일반적으로 SiO2에 비해 낮은 Eg를 가짐
    → 터널링 장벽의 폭이 넓은 반면 높이가 낮음
  • Si 위의 thrmally grown SiO2보다 Si과 high k 절연층의 전기적 계면이 좋지 않음
    → 얇은 interfacial SiO2 층을 Si 채널과 high-k 절연층 사이를 기름
• 도핑된 poly-Si 게이트 → 금속 게이트
  • 게이트 work function engineering Vfb 조절을 통한 Vt 조절
  • Gate - last 공정 (gate를 마지막에 만든다)
    • Source / drain이 dummy 희생 게이트 전극을 이용하여 먼저 만들어짐.
    • 그 후, dummy 게이트를 제거 후, high-k 절연층을 적층, 금속 게이트를 형성

 

📝 향상된 채널 이동도 물질과 strained Si FET

• High electron mobility transistor (HEMT)
  • 도핑된 넓은 밴드갭을 가진 물질 사이에 얇은 도핑이 되지 않은 반도체 물질을 기름
  • 도핑이 되지 않은 채널에서는 불순물에 의한 산란이 없어 높은 전자 이동도를 얻을 수 있음
• Strained Si FET
  • 기계적인 strain을 반도체에 가해 전하 이동도를 향상
  • Tensile strain : 전자 이동도 향상
  • Compressive strain : 정공 이동도 향상

 

📝 SOI MOSFET과 FinFET

• SOI MOSFET

• Bulk Si 기판 위, 절연성의 buried oxide (BOX) 층 위, 얇은 Si 단결정 필름에 MOSFET을 제작
• 절연층 위 단결정 Si을 기르는 기술
  • Separation by implantation of oxygen (SIMOX)
  • Bond-and-Etch-back Si (BE-SOI)
  • Smart cut
  • Silicon-on-sapphire (SOS)
• SOI MOSFET 장점
  • 주변 MOSFET들과 전기적으로 분리
    → 접합 capacitance와 interconnection-Si 기판 capacitance ↓
    
    • 고속동작 및 전력 소모 대폭 개선
  • 얇은 채널 두께로 인한 더 나은 게이트 컨트롤 → DIBL ↓
    Bult Si에서의 누설 전류 통로를 BOX로 차단 → off 상태 누설 전류 ↓
    얇은 채널이 완전이 depletion 됨 → undoped 채널 사용 가능 (punch through를 피하면서 원하는 Vt를 얻을 수 있음)
• FinFET 

 

• Multiple 게이트 → 더 나은 게이트 컨트롤
  • 높이 h, 너비 w를 가지는 fin을 SOI 필름에 형성
  • FinFET의 유효 채널 폭 : (2h + w) x fin의 갯수

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이렇게 해서 반도체 물성 및 소자에 대한 모든 내용들의 정리가 끝났습니다!

정말 길고 많은 내용들이었네요...ㅎㅎ🤣🤣

그럼 우린 다음 글에서 만나요!! 😊😊😊😊😊

 

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김세영 님의 커리어 패스입니다. | 리드미 - LeadMe

(※ 본 게시물은 청년 Hy-Po 서포터즈 2기 활동의 일환으로 작성되었습니다.)